Schema della sezione

    • Registrarsi su EDA playground prima di lunedì 16 marzo alle 14:00

      Lunedì 16 marzo, 11:00 - 13:00, lezione, aula C ed. F

      Lunedì 16 marzo, 14:00 - 18:00, lab VHDL, aula 5A ed. H2bis - portare il laptop

      Mercoledì 18 marzo, 14:00 - 16:00, lezione, aula B ed. F

      Mercoledì 18 marzo, 16:00 - 18:00, lab VHDL, aula B ed. F - portare il laptop

    • Note FPGA File PDF
    • Materiale Pagina
    • VHDL - Part 1 File PDF
    • VHDL- Part 2 File PDF
    • OR GATE EXAMPLE File RTF
    • MUX2to1 EXAMPLE File RTF
    • D-FF File RTF